FPGA開発統合環境 Active-HDL アルデック・ジャパン

FPGA設計・検証に好適な機能を搭載

Active-HDLはWindowsで動作するチーム環境向けFPGAデザイン作成およびシミュレーションの統合ソリューションです。Active-HDLの統合デザイン環境(IDE)には、完全なHDLおよびグラフィカル・デザインツールとRTL/ゲートレベルの混合言語シミュレータがあり、FPGAデザインを短期間で開発から検証までできるようになっています。

※詳しくはPDF(英語版)をダウンロードして頂くか、お気軽にお問い合わせ下さい。

関連リンク - https://www.aldec.com/jp/products/fpga_simulation/…

基本情報FPGA開発統合環境 Active-HDL

【主な機能と利点】
◆プロジェクト管理
・チームベースの統一されたデザイン環境
・設定可能なFPGA/EDAフロー・マネージャは120種類以上のベンダツールとインタフェースが可能

◆グラフィカル/テキスト・デザインエントリ
・テキスト、スケマティックおよびステートマシンを活用してデザインを素早く作成

◆シミュレーションとデバッギング
・共通カーネルの強力なVHDL/Verilog/SystemVerilog(Design)/SystemC対応混合言語シミュレータ
・GUIで操作可能なデバッグとコード高品質化ツールでコードの品質と信頼性を確保
・コードカバレッジ解析ツールで測定基準に基づく検証を実施、デザインの実行されない部分を特定
・HDLシミュレーションとDSPブロック用の高抽象度数学モデル環境のギャップはMATLAB/Simulinkインタフェースで埋めます

◆HTML/PDFドキュメンテーション
・HDL-スケマティックコンバータでデザインの核心部分を抜き出し分かりやすいグラフィックで表現
・デザインドキュメントをHTMLやPDFで自動生成

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納期	~ 1週間
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