ＲＴＬコードのビジュアル解析ツール『HDL Auto SpecDraw』

＊HDL言語のソースコードしか残っていない！こんな時に、貴方の解析を力強く支援します！

『HDL Auto SpecDraw』は、Verilog-HDL/VHDLソースコードを回路図風に描画し、貴方の解析を支援するツールです。

★こんなことで困っていませんか
”ソースコードしか残っていない　コメントもない”
”設計仕様書がない　整理されていない”
"追加修正の内容がドキュメントに反映されていない"
”変更とは別な箇所でBUGがでた”
"設計者はもういない　誰もわからない"
”解析するにも、今更、優秀な技術者の工数を割くことができない”

【特長】
■同一プロジェクト内の複数のソースファイルを読み込み回路図風に描画
　⇒プロジェクト全体を視覚でとらえる
■任意の信号線を強調する
　⇒モジュールの繋がりを追う
■各種レポートの出力
　⇒解析を支援する

【こんなことも】
■過去の資産を流用・継承できる
■設計思想を解析する

※詳しくはPDF資料をご覧いただくか、お気軽にお問い合わせ下さい。