【資料】ASIC および FPGA デザインでのリセットとリセット ドメインクロッシング1.0

『ALINT-PRO』は、コーディングスタイルと命名規則、RTLと合成結果のシミュレーション不一致、スムーズで好適な合成、正しいFSM記述、 設計の後工程での問題、クロックおよびリセットツリーの問題、CDC、RDC、DFT、およびポータビリティと再利用のためのコーディングなどを中心に、VHDL、Verilog、SystemVerilogで記述されたRTLコードを解析する検証ソリューションです。

このソリューションは、RTLとSDC (Synopsys Design Constraints)ソースファイルをベースにスタティック解析を行い、デザインの早期段階で重大なデザインの問題点を見つけ出し、設計時間の大幅短縮に貢献します。

RTLシミュレーションおよび論理合成前にALINT-PROを実行すれば、デザイン上の問題をデザインフローの下流工程に波及する前に防ぎ、デザイン完成までに必要となる手戻りの回数を削減します。

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本紙では、ASICおよびFPGAデザインのリセット関連の問題、およびよく使用される安全なリセット実装についての設計手法の概要について解説します。さらにリセットドメインクロッシング効果とその影響を緩和する方法についても解説します。LINTツールは設計者にとって、リセットとリセットドメインクロッシング検証に役立ちます。 （詳細を見る）